本題鏈接：

https://hdlbits.01xz.net/wiki/Exams/ece241_2014_q4

給定如圖所示的有限狀態(tài)機(jī)電路，假設(shè)D觸發(fā)器在機(jī)器開(kāi)始之前最初重置為零。

構(gòu)建此電路。

題目

提示:

注意復(fù)位狀態(tài)。以確保在模擬的第一個(gè)時(shí)鐘邊緣之前，每個(gè)D觸發(fā)器的輸出Qˉ實(shí)際上是其輸出Q的倒數(shù)。

答案

輸出波形

順序塊用關(guān)鍵字 begin 和 end 來(lái)表示。

順序塊中的語(yǔ)句是一條條執(zhí)行的。當(dāng)然，非阻塞賦值除外。

順序塊中每條語(yǔ)句的時(shí)延總是與其前面語(yǔ)句執(zhí)行的時(shí)間相關(guān)。

參考內(nèi)容：

4.4 Verilog 語(yǔ)句塊?| 菜鳥(niǎo)教程：

https://www.runoob.com/w3cnote/verilog-statements-block.html